Verilog je jazyk pro popis hardwaru (HDL). Je to jazyk používaný pro popis digitálního systému, jako je síťový přepínač, mikroprocesor, paměť nebo klopný obvod. Jakýkoli digitální hardware můžeme popsat pomocí HDL na jakékoli úrovni. Návrhy popsané v HDL jsou nezávislé na technologii, velmi snadné pro navrhování a ladění a jsou obvykle užitečnější než schémata, zejména pro velké obvody.
Co je Verilog?
Verilog je HARDWARE DESCRIPTION LANGUAGE (HDL), který se používá k popisu digitálního systému, jako je síťový přepínač nebo mikroprocesor nebo paměť a klopný obvod.
Verilog byl vyvinut s cílem zjednodušit proces a učinit HDL robustnějším a flexibilnějším. Dnes je Verilog nejpopulárnější HDL používaný a praktikovaný v celém polovodičovém průmyslu.
HDL byl vyvinut s cílem zlepšit proces návrhu tím, že umožňuje inženýrům popsat funkcionalitu požadovaného hardwaru a nechat automatizační nástroje převést toto chování na skutečné hardwarové prvky, jako jsou kombinační hradla a sekvenční logika.
Verilog je jako každý jiný jazyk pro popis hardwaru. Umožňuje návrhářům navrhovat návrhy v metodice zdola nahoru nebo shora dolů.
Úrovně abstrakce Verilog
Verilog podporuje design na mnoha úrovních abstrakce, jako například:
- Behaviorální úroveň
- Registrační úroveň převodu
- Úroveň brány
Behaviorální úroveň
Behaviorální úroveň popisuje systém pomocí souběžných behaviorálních algoritmů. Každý algoritmus je sekvenční, což znamená, že se skládá ze sady prováděných instrukcí jednu po druhé. Hlavními prvky jsou funkce, úkoly a bloky. Není ohled na konstrukční provedení návrhu.
Registrační úroveň převodu
Návrhy využívající úroveň přenosu registrů specifikují charakteristiky obvodu pomocí operací a přenosu dat mezi registry.
Moderní definice RTL kódu je 'Jakýkoli kód, který je syntetizovatelný, se nazývá RTL kód'.
Úroveň brány
Charakteristiky systému jsou popsány logickými vazbami a jejich časovými vlastnostmi v rámci logické úrovně. Všechny signály jsou diskrétní signály. Mohou mít pouze určité logické hodnoty (`0', `1', `X', `Z`).
Použitelné operace jsou předdefinovaná logická primitiva (základní hradla). Modelování na úrovni brány nemusí být správný nápad pro návrh logiky. Kód na úrovni brány je generován pomocí nástrojů, jako jsou nástroje pro syntézu, a jeho netlist se používá pro simulaci a backend na úrovni brány.
Historie Verilog
- Historie Verilog HDL sahá do 80. let, kdy společnost s názvem Gateway Design Automation vyvinula logický simulátor Verilog-XL a jazyk pro popis hardwaru.
- Cadence Design Systems získal Gateway v roce 1989 a s ním i práva na jazyk a simulátor. V roce 1990 Cadence dal jazyk do veřejné sféry se záměrem, aby se stal standardním, neproprietárním jazykem.
- Verilog HDL je nyní spravován neziskovou organizací Accellera, která vznikla sloučením Open Verilog International (OVI) a VHDL International. OVI mělo za úkol projít jazykem standardizační procedurou IEEE.
- V prosinci 1995 se Verilog HDL stal IEEE Std. 1364-1995. Významně přepracovaná verze byla zveřejněna v roce 2001: IEEE Std. 1364-2001. V roce 2005 došlo k další revizi, která však přidala pouze několik menších změn.
- Accellera také vyvinula nový standard, SystemVerilog, který rozšiřuje Verilog.
- SystemVerilog se stal standardem IEEE (1800-2005) v roce 2005.
Jak je Verilog užitečný?
Verilog vytváří úroveň abstrakce, která pomáhá skrýt detaily jeho implementace a technologie.
Například konstrukce klopného obvodu D by vyžadovala znalost toho, jak je třeba tranzistory uspořádat, aby se dosáhlo FF spouštěného kladnou hranou, a jaké časy náběhu, poklesu a CLK-Q jsou potřebné k zachycení hodnoty na flopu mezi mnoho dalších technologicky orientovaných detailů.
Ztráta výkonu, časování a schopnost řídit sítě a jiné obvody by také vyžadovaly důkladnější pochopení fyzikálních vlastností tranzistoru.
Verilog nám pomáhá soustředit se na chování a zbytek nechat dořešit později.
Předpoklady
Než se naučíte Verilog, měli byste mít základní znalosti jazyka VLSI Design.
- Měli byste vědět, jak fungují logické diagramy, booleovská algebra, logická hradla, kombinované a sekvenční obvody, operátory atd.
- Měli byste vědět o konceptech analýzy statického časování, jako je čas nastavení, doba zdržení, kritická cesta, limity frekvence hodin atd.
- Základy ASIC a FPGA a koncepty syntézy a simulace.
Publikum
Náš výukový program Verilog je navržen tak, aby pomohl začátečníkům, konstruktérům a ověřovacím inženýrům, kteří jsou ochotni naučit se modelovat digitální systémy ve Verilog HDL, aby byla umožněna automatická syntéza. Na konci tohoto tutoriálu získáte střední úroveň odborných znalostí ve Verilog.
Problém
Ujišťujeme vás, že s výukovým programem Verilog nenajdete žádný problém. Ale pokud tam je nějaká chyba, napište dotaz do kontaktního formuláře.